開発日記

Erlangをダラダラ書きます。

2021-11-21から1日間の記事一覧

Chisel FPGA メモリ

Memクラス SyncReadMemクラス Regクラス Memクラス val mem = Mem(2048, UInt(8.W)) 同期書き込み,非同期読み出しを持つメモリ生成 FPGAでは直接利用できない フリップフロップから構築される(分散RAM??) SyncReadMemクラス val mem = SyncReadMem(2048, …