テスト・シミュレーションのメモ（System verilog）

System Verilog

`timescale `default_nettype module clk, rst その他信号その他定数テストするモジュールの宣言 initial $display logic宣言した信号初期化クロック生成クロックごとの処理遅延追加デバッグ出力 $finish だんだん完成に近づいていく． `timescale `ti…

2021-12-03

メモリとHexファイルの話

RISC-V System Verilog はーどうぇあ

Hexファイルの形式実装1 実装2 FPGAを触っていると，バイナリをHexファイルに変換して読み込みたいときがある．（例えば，RISC-Vを自作しているときとか．．FPGA内蔵メモリにHexファイルを埋め込みたい．．今回は32bit命令を扱うメモリを例に考える． Hex…

2021-11-26

Verilog 注意点

System Verilog

always文 assign文数値ビット論理演算シフト演算演算の優先順位連結 function文組み合わせ回路 always文 always文の中で代入する際は，ノンブロッキング代入<=を使用する． always文では，代入する変数はregとして宣言する必要がある． assign文 assig…

2021-11-25

Verilog function文注意点

System Verilog

function文の入力信号悪い例良い例今回の教訓：出力に関係する信号は全て定義しよう！ function文の入力信号 function文は入力信号を省略した記述が可能だが，そこには落とし穴がある．下記の2項目に注意 function文で入力信号として定義していない信号…

2021-11-24

System verilog 文法メモ

System Verilog

前置き文法 reg wire logic parameter, localparam struct module task function 演算符号あり算術右シフト前置きどの部分が並列に実行されているか（always）どの部分は常に繋がっているか（alwaysの外）値はどのように初期化するか（initial） C言…

2021-11-22

Verilogのシミュレーション（Vivado），メモ

System Verilog

コマンド xvlog xelab xsim GUI xsimでguiオプションをつけて表示．波形を選択右クリックからAdd to Wave Window ドラッグ&ドロップで他にも信号を追加 Run All でシミュレーション実行波形確認信号追加 Restart から Run All 波形を右クリック，Radixか…

2021-11-19

FPGA RAM・ROM

System Verilog

RAM Distributed RAM (分散RAM） Block RAM（BRAM） ROM その他参考文献結論 RAM 配列になっていてビットの範囲を指定して読み出されるものをRAMで作ると資源を節約できる．例：Instruction memory, Data memory, Register file 全ビットが同時に読み出さ…