Verilog 注意点

always文

• always文の中で代入する際は，ノンブロッキング代入<=を使用する．

• always文では，代入する変数はregとして宣言する必要がある．

assign文

• assign文は，いつでも左辺と右辺が同じであることを記述している．

数値

• 幅を指定していない10進数の数値のビット幅は，暗黙で32bitになる．

ビット論理演算

• NAND ... ~&

• NOR ... ~|

シフト演算

• 算術論理シフト>>>は，signedな変数にのみ適用可能．

演算の優先順位

• ==は，&より上．

連結

• {a, b}

• 5{a[0]} ... a[0]が5個並ぶ

function文

• 引数がない関数は作れない

組み合わせ回路

• 全パターンを記述する．（じゃないと無駄なラッチができる）

• elseやdefaultを必ず書く．