分岐予測

はーどうぇあ RISC-V

分岐予測分岐先アドレスの予測分岐先アドレスキャッシュ（BTAC，BTB）参考文献分岐予測条件分岐が成立するか不成立化を予測分岐先のアドレスを予測分岐先アドレスの予測分岐先アドレスキャッシュ（BTAC，BTB） BTACは，分岐先アドレスの予測値を与え…

2021-11-26

Verilog 注意点

System Verilog

always文 assign文数値ビット論理演算シフト演算演算の優先順位連結 function文組み合わせ回路 always文 always文の中で代入する際は，ノンブロッキング代入<=を使用する． always文では，代入する変数はregとして宣言する必要がある． assign文 assig…

2021-11-25

Verilog function文注意点

System Verilog

function文の入力信号悪い例良い例今回の教訓：出力に関係する信号は全て定義しよう！ function文の入力信号 function文は入力信号を省略した記述が可能だが，そこには落とし穴がある．下記の2項目に注意 function文で入力信号として定義していない信号…

2021-11-24

System verilog 文法メモ

System Verilog

前置き文法 reg wire logic parameter, localparam struct module task function 演算符号あり算術右シフト前置きどの部分が並列に実行されているか（always）どの部分は常に繋がっているか（alwaysの外）値はどのように初期化するか（initial） C言…

2021-11-22

Verilogのシミュレーション（Vivado），メモ

System Verilog

コマンド xvlog xelab xsim GUI xsimでguiオプションをつけて表示．波形を選択右クリックからAdd to Wave Window ドラッグ&ドロップで他にも信号を追加 Run All でシミュレーション実行波形確認信号追加 Restart から Run All 波形を右クリック，Radixか…

2021-11-21

Chisel FPGA メモリ

Memクラス SyncReadMemクラス Regクラス Memクラス val mem = Mem(2048, UInt(8.W)) 同期書き込み，非同期読み出しを持つメモリ生成 FPGAでは直接利用できないフリップフロップから構築される（分散RAM??） SyncReadMemクラス val mem = SyncReadMem(2048, …

2021-11-20

Chisel, Scala メモ

val フィールド名: 型 = 値の式初期化後に二度と代入できないフィールド ... val 再代入できるフィールド ... var クラスの外部に公開したくない ... private クラスのメンバーにはフィールドとメソッド def 関数名(引数): 戻り型 = {} UInt という戻りの型…

2021-11-19

FPGA RAM・ROM

System Verilog

RAM Distributed RAM (分散RAM） Block RAM（BRAM） ROM その他参考文献結論 RAM 配列になっていてビットの範囲を指定して読み出されるものをRAMで作ると資源を節約できる．例：Instruction memory, Data memory, Register file 全ビットが同時に読み出さ…

2021-11-18

RISC-V 32bit M拡張（整数乗除算拡張命令）

RISC-V

概要 R形式フォーマット注意点各命令 mul mulh mulhsu mulhu div divu rem remu 参考概要 R形式 31 - 25 24 - 20 19 - 15 14 - 12 11 - 7 6 - 0 funct7 rs2 rs1 funct3 rd オペコードオペコードで命令形式を判別 funct3でM拡張命令を判別（funct7は全て…

2021-11-17

RISC-V flow (雑)

RISC-V

riscv-flow

2021-11-16

RISC-V Benchmark

RISC-V

riscv-tests プログラムのスタート位置を設定する必要があり． dhrystone median mm mt-matmul mt-vvadd multiply pmp qsort rsort spmv towers vvadd 参考文献 coremark coremarkの移植やら色々 risc-vでも使える？いろんなベンチマークを使ってる． https…

2021-11-15

Hello world

RISC-V

進捗報告 Chiselで書いた自作RISC-Vコア上をFPGAボード(Basys3)に載せた． Uartのシリアル通信で「Hello world」できた！ Hello world

2021-11-14

モジュール間の依存性の排除，System verilog

System Verilog

メリット流れ interfaceA,Bで異なる処理を実装モジュールCでA,Bの共通の処理を実装．メインモジュールでinterfaceをインスタンス化し渡す．参考メリット新しい処理を追加したければ，新たなinterfaceを作成して，メインモジュールで繋げるだけで良い．…

2021-11-13

RISC-Vコア開発，２日目，改善案メモ，未完成

RISC-V

RISC-Vのコアを開発している．初めはメモ書きばかりになる．後ほど書き直したいと思っている．改善案全体,ファイル名と変数名 top,Topにメモリ移動 top,Topでコアとメモリポート接続 top,7segをモジュール化 top,クロックの変更 top,クロックのパラメータ…

2021-11-12

順序回路と組み合わせ回路

はーどうぇあ

基本：順序回路と組み合わせ回路順序回路組み合わせ回路基本：順序回路と組み合わせ回路簡単にまとめると，自己参照しているのが順序回路．していないのが組み合わせ回路．順序回路自己参照して値を保持している． // 順序回路 always_ff @(posedge cl…

2021-11-11

RISC-V ID後の挙動

RISC-V

次のプログラムカウンタ演算子① 演算子② 演算結果分岐フラグ CSR書き込みデータ WBデータ次のプログラムカウンタ条件分岐先アドレス(PC相対指定) ジャンプ先アドレストラップベクトルアドレス現在のPC + 4 演算子① rs1 CSR即値ジャンプとAUIPC用PC（P…

2021-11-10

演算内容で命令分類してみた，RV32I編

RISC-V

add ... (rs1 || pc || 0) + (rs2 || imm) sub ... rs1 - rs2 and ... rs1 & rs2 or ... rs1 | rs2 xor ... rs1 ^ rs2 sll ... (op1 << op2(4, 0))(31, 0) srl ... (op1 >> op2(4, 0)).asUInt() sra ... (op1.asSInt() >> op2(4, 0)).asUInt() slt ... (op1.…

2021-11-09

RISC-Vコア開発,１日目, 全体構成メモ，未完成

RISC-V

RISC-Vコア開発を進める初めはメモ書きばかりになる．後ほど書き直したいと思っている． Top Core レジスタ関連ステートマシン作成 IF ID EXE MEM WB Top コア生成 7segment生成 Core レジスタ関連 rs1とrs2を読み出し wb書き込み 7segの値読み出しステー…

2021-11-08

RISC-V 動き

RISC-V

Top <=> Core <=> Memory Top <=> Core <=> Memory Mainパッケージ Topクラス Memoryクラス Coreクラス IF ID EXE MEM WB Subパッケージ Constsクラス Instructionsクラス Mainパッケージ Topクラス・IO入出力・コア生成・メモリ生成・コアとメモリポー…

2021-11-07

基本命令セット RV32I

RISC-V

ロード / ストア加算減算論理演算シフト比較条件分岐ジャンプ即値ロード CSR 例外ロード / ストア LW (I) ... add, op1, op2_imi SW (S) ... add op1, op2_ims 加算 ADD (R) ... add, op1, op2 ADDI (I) ... add, op1, imi 減算 SUB (R) ... sub op…

2021-11-06

ハードウェア実装における耐タンパ性

はーどうぇあ

耐タンパー性とは耐タンパー性とは、コンピュータシステムの内部構造の解析・改ざんの困難性を指す．（計算機性能とは別）ハードウェアの回路やソフトウェアのプログラムは，リバースエンジニアリングによって構造の仕組みを解析・改ざんすることが可能で…

2021-11-05

RISC-V MMU

RISC-V

ハードウェアページテーブルウォークを採用仮想メモリの仕様 RV32 RV64 ページングアルゴリズム(ページテーブル検索) Sv32 ハードウェアページテーブルウォークを採用 RISC-Vではページ入れ替え処理（ページテーブルウォーク）をハードウェアで制御する． …

2021-11-04

RISC-V 割り込みと例外処理

RISC-V

割り込みとは割り込み番号割込み優先度特権レベルスタック割り込み流れ PLIC（プラットフォームレベル割り込みコントローラ） RISC-Vの処理（割り込み / 例外発生後） <trap_vector>アドレス <trap_vector>アドレスの追加実行モード Trap Delegation Register（トラップ代理レジ</trap_vector></trap_vector>…