Scala Hello

package Hello class Hello { private val name: String = "YMD" def Hello(num: Int): Unit = { for (i <- 1 to num) { println("Hello " + name) } } def Name: String = { name } } object Hello { def main(args: Array[String]) = { val hello = new He…

2021-12-15

コンピュータの超基本

はーどうぇあ

プログラム計算の手順を示したものメモリ上にある機械語（バイナリ）プログラム用語オペコード（opcode）... 演算命令を指定オペランド（operand）... 演算命令に用いる演算子 ISA バイナリと演算命令の対応表コンピュータ構成要素 CPU（メモリから命…

2021-12-12

パルス幅変調（PWM）

幅が変わる信号信号が高い時間の割合（デューティサイクル）を変えることで変調例割合25%（12サイクル中3サイクルHigh）割合50%（10サイクル中5サイクルHigh）応用ローパスフィルタを加えるとデジタル・アナログ変換回路になる

2021-12-09

Chisel テスト

PeekPokeTester 用意するのは３つのファイルテストの流れ便利なテスト関数 ScalaTest 波形表示 printfデバッグ PeekPokeTester 用意するのは３つのファイル DUT テスト回路テストオブジェクトテストの流れテスト対象のモジュール(DUT)をインスタンス化 …

2021-12-08

カウンタ回路（Chisel）

はーどうぇあ

カウンタ回路の用途時間の間隔を定義？ Chiselの実装例 # 豆知識カウンタ回路の用途イベントのカウント時間の間隔を定義時間の間隔を定義？例えば，クロックのサイクル数をカウントして，指定の時間間隔が経過したら，動作トリガを起動 Chiselの実装例…

2021-12-07

テスト・シミュレーションのメモ（System verilog）

System Verilog

`timescale `default_nettype module clk, rst その他信号その他定数テストするモジュールの宣言 initial $display logic宣言した信号初期化クロック生成クロックごとの処理遅延追加デバッグ出力 $finish だんだん完成に近づいていく． `timescale `ti…